1. Jurnal[Kembali]
2. Alat dan Bahan[Kembali]
2.1 Hardware
Jumper
Modul D'Lorenzo
1. IC 74LS112
3. SW-spdt
3. Rangkaian Percobaan[Kembali]
4. Prinsip Kerja[Kembali]
Pada percobaan 1 yaitu counter asyncronous, dengan menggunakan 4 buah JK flip-flop.
pada rangkaian jk flip flop mengalami kondisi toogle karena kedua inputnya dihubungkan ke sumber tegangan, hal ini menyebabkan rangkaian akan mengalami keadaan aktif sesua dengan clock. dalam percobaan ini akan aktif saat falltime.
Saat keadaan falltime pertama flip flop yang pertama akan berlogika 1, saat rise time output tidak berubah karena rangkaian aktif saat falltime. saat keadaan falltime kedua flip flop kedua akan berlogika 1, hal ini dikarenakan output ic sebelumnya dihubungkan pada input ic setelahnya, sehingga flip flop berikutnya akan mengeluarkan output sesuai dengan output sebelumnya.
Begitupun pada flip flop lainnya.
5. Video[Kembali]
6. Analisa[Kembali]
1. Analisa output percobaan berdasarkan ic yang digunakan
Jawab:
Pada percobaan 1 menggunakan 4 buah JK flip-flop, dimana output masing masing flip flop tidak serempak. dapat dilihat pada timing diagram bahwa H0 yang merupakan logic probe yang paling sering berlogika 1 dam H3 merupakan logicprobe yang paling sedikit berlogika 1.
Hal ini dikarenakan pada flip flop pertama dipengarugi oleh clk, dan flip flop yang lainnya terpangaruh oleh output flip flop sebelumnya.
2. Analisa sinyal output yang dikeluarkan JK flip flop kedua dan ketiga
Jawab :
Keluarann pada JK flip flop yang kedua menggunakan logic probe H1 dan keluaran JK flip flop yang ketiga logi probe H2.
Dari percobaan, dapat dilihat H2 berlogika 1 jika ia mendapatkan input berlogika 1 dari output H1.
Tidak ada komentar:
Posting Komentar